Synopsys Design Compiler

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Synopsys Design Compiler

ASIC逻辑综合软件，用于将Verilog，VHDL和System Verilog编译为用于IC制造的GDSII掩模。

付费应用
Windows
Linux

Synopsys提供了Design Compiler 2010，该软件可提供综合和物理实施流程的双重加速。RTL设计人员可以执行平面图探索以尽早发现并解决平面图问题的方法。

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网站:

http://www.synopsys.com/Tools/Implementation/RTLSynthesis/DesignCompiler/Pages/default.aspx

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教育与参考

具有商业许可的所有平台的Synopsys Design Compiler替代品