Synopsys Design Compiler

Synopsys Design Compiler

ASIC逻辑综合软件，用于将Verilog，VHDL和System Verilog编译为用于IC制造的GDSII掩模。
Synopsys提供了Design Compiler 2010，该软件可提供综合和物理实施流程的双重加速。RTL设计人员可以执行平面图探索以尽早发现并解决平面图问题的方法。
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具有免费许可证的Linux版Synopsys Design Compiler的替代品

Synplify Pro

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Xilinx和Altera等FPGA的通用FPGA综合前端。